本文报告了我们的列并行模拟信号链设计策略的进展，其在 CMOS 图像传感器中使用了不同程度的并行度。在[1]中，我们研究了不同并行度的权衡，并提出了用于优化内窥镜传感器的分析模型。我们继续使用该分析模型，并开发了改进的模拟读出电路，这使得我们得以减少硅面积,并在提高 SNR 性能的同时，获得更高的帧速率。该设计具有高度可扩展性，并且已实现于 60 FPS 的高分辨率大幅面传感器和 600 FPS 的较低分辨率小尺寸传感器。该设计具备全差分读出功能，并带有一个高速、冗余逐次逼近型 A/D 转换器（SAR-ADC）。本文介绍的模拟读出电路采用由 0.18µm 3.3V/1.8V CMOS 工艺制造的原型传感器进行测试。原型传感器的测量结果表明，信号链以每秒 17.5 兆象素的吞吐量实现了248 uV 的输入参考噪声，而每像素列估计消耗 126 uW。