本文介绍一种具有列并行 SAR ADC 读数的高速 1.3 兆像素全局快门 CMOS 图像传感器。为了以最大帧速率实现行时间要求，SAR ADC 采用了新颖的双复位分支架构。这种方法允许在复位采样阶段进行重叠，而无需复制二进制加权电容器和开关。可将过去用于复位采样的时间用于 ADC 转换，并且降低比较器功率，以换取相对较小的面积损失。即使 5T 全局快门像素不支持直接 CDS，低噪声模拟信号链让我们能够成功使用外部 CDS 进行操作，从而将噪声降低 6dB。